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はじめに
最近、低レイヤーやりたい！ということで論理回路をやろう！となって、turing completeというゲームを始めました。
でも単に解いただけだとつまらないので、実世界に応用したらめっちゃ面白いと思い、icarus verilogというシミュレーションソフトを使い、system verilogを書くことにしました。
今回の取り組みはturing completeの再現なので、verilogの組み込み演算子はNANDゲートを作るときのみという縛りをかけています。（どうしてものときは少し許容しています。）
verilogを書くのは本当に初めてなので、雰囲気で書いています…
本当の最初の取っ掛かりの部分はこのブログを参考にさせていただきました。
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基本回路
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NAND回路
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module NAND_GATE(
input wire in0,
input wire in1,
output wire out
);
assign out = ~ ( in0 & in1 );
endmodule
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NOT回路
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module NOT_GATE(
input wire in0,
output wire out
);
NAND_GATE NAND(
.in0 (in0 ),
.in1 (in0 ),
.out (out )
);
endmodule
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AND回路
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module AND_GATE(
input wire in0,
input wire in1,
output wire out
);
wire w_1;
NAND_GATE NAND(
.in0 (in0 ),
.in1 (in1 ),
.out (w_1 )
);
NOT_GATE NOT(
.in0 (w_1 ),
.out (out )
);
endmodule
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NOR回路
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module NOR_GATE(
input wire in0,
input wire in1,
output wire out
);
wire w_0;
wire w_1;
wire n_out;
NOT_GATE NOT0(
.in0 (in0 ),
.out (w_0 )
);
NOT_GATE NOT1(
.in0 (in1 ),
.out (w_1 )
);
NAND_GATE NAND(
.in0 (w_0 ),
.in1 (w_1 ),
.out (n_out )
);
NOT_GATE NOT(
.in0 (n_out ),
.out (out )
);
endmodule
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OR回路
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module OR_GATE(
input wire in0,
input wire in1,
output wire out
);
wire w_0;
wire w_1;
NOT_GATE NOT0(
.in0 (in0 ),
.out (w_0 )
);
NOT_GATE NOT1(
.in0 (in1 ),
.out (w_1 )
);
NAND_GATE NAND(
.in0 (w_0 ),
.in1 (w_1 ),
.out (out )
);
endmodule
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常時ON
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module ALWAYS_ON_GATE(
input wire in0,
output wire out
);
wire w_1;
NOT_GATE NOT(
.in0 (in0 ),
.out (w_1 )
);
OR_GATE OR(
.in0 (in0 ),
.in1 (w_1 ),
.out (out )
);
endmodule
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片方ONだと強制オフ(原文second tick)
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module SECOND_TICK(
input wire in0,
input wire in1,
output wire out
);
wire w_0;
wire n_out;
NOT_GATE NOT(
.in0 (in1 ),
.out (w_0 )
);
AND_GATE AND(
.in0 (w_0 ),
.in1 (in0 ),
.out (out )
);
endmodule
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XOR回路
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module XOR_GATE(
input wire in0,
input wire in1,
output wire out
);
wire w_0;
wire w_1;
NOR_GATE NOR0(
.in0 (in0 ),
.in1 (in1 ),
.out (w_0 )
);
AND_GATE AND(
.in0 (in0 ),
.in1 (in1 ),
.out (w_1 )
);
NOR_GATE NOR1(
.in0 (w_0 ),
.in1 (w_1 ),
.out (out )
);
endmodule
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3入力OR回路
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module BIGGER_OR_GATE(
input wire in0,
input wire in1,
input wire in2,
output wire out
);
wire w_0;
wire w_1;
OR_GATE OR0(
.in0 (in0 ),
.in1 (in1 ),
.out (w_0 )
);
OR_GATE OR1(
.in0 (in1 ),
.in1 (in2 ),
.out (w_1 )
);
OR_GATE OR2(
.in0 (w_0 ),
.in1 (w_1 ),
.out (out )
);
endmodule
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3入力AND回路
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module BIGGER_AND_GATE(
input wire in0,
input wire in1,
input wire in2,
output wire out
);
wire w_0;
wire w_1;
AND_GATE AND0(
.in0 (in0 ),
.in1 (in1 ),
.out (w_0 )
);
AND_GATE AND1(
.in0 (in1 ),
.in1 (in2 ),
.out (w_1 )
);
AND_GATE AND2(
.in0 (w_0 ),
.in1 (w_1 ),
.out (out )
);
endmodule
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XNOR回路
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module XNOR_GATE(
input wire in0,
input wire in1,
output wire out
);
wire n_out;
XOR_GATE XOR(
.in0 (in0 ),
.in1 (in1 ),
.out (n_out )
);
NOT_GATE NOT(
.in0 (n_out ),
.out (out )
);
endmodule
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まとめ
ここまでで基本回路編をすべて実装できました！
次はmemory編とarithmetic編を書いていきます！！
verilogは書いていて楽しいです。
